TSMC قصد دارد تا سال 2030 یک تریلیون ترانزیستور را در یک بسته قرار دهد

در کنفرانس اخیر IEDM، TSMC نقشه راه فرآیند خود را برای ارائه بسته‌های تراشه نسل بعدی حاوی بیش از یک تریلیون ترانزیستور تا سال 2030 پیش‌نمایش کرد. چنین تعداد زیادی از ترانزیستورها از بسته بندی سه بعدی پیشرفته چند تراشه به دست می آیند. اما TSMC همچنین قصد دارد پیچیدگی تراشه های یکپارچه را افزایش دهد و در نهایت 200 میلیارد طراحی ترانزیستور را روی یک تراشه واحد امکان پذیر کند. این امر مستلزم بهبود مستمر گره های L2، N2P، N1.4 و L1 برنامه ریزی شده TSMC است که انتظار می رود تا پایان دهه وارد شوند. از آنجایی که معماری‌های چند تراشه‌ای در حال حاضر مورد توجه قرار گرفته‌اند، TSMC می‌گوید چگالی بسته‌بندی و تراکم ترانزیستور خام باید پشت سر هم تکامل یابند. برخی از دیدگاه‌ها در مورد مقیاس اهداف TSMC شامل پردازنده گرافیکی GH100 NVIDIA با 80 میلیارد ترانزیستور، یکی از بزرگترین تراشه‌های امروزی، بدون در نظر گرفتن طرح‌های ویفری Cerebras است.

با این حال، نقشه راه TSMC بیش از دو برابر کردن این رقم را می طلبد، ابتدا با بیش از 100 میلیارد طرح ترانزیستور یکپارچه، سپس در نهایت 200 میلیارد. البته، با افزایش اندازه قالب، بازدهی سخت‌تر می‌شود و اینجاست که بسته‌بندی پیشرفته چیپ‌ست‌های کوچک‌تر بسیار مهم می‌شود. ماژول های چند تراشه ای مانند MI300X AMD و Ponte Vecchio اینتل در حال حاضر شامل ده ها کاشی هستند که PVC دارای 47 کاشی است. TSMC در حال بررسی این توسعه در بسته‌های تراشه‌هایی است که بیش از یک تریلیون ترانزیستور را از طریق CoWoS، InFO، انباشته سه بعدی و بسیاری از فناوری‌های دیگر در خود جای می‌دهند. اگرچه سرعت مقیاس‌بندی اخیراً کاهش یافته است، TSMC به توانایی خود برای دستیابی به پیشرفت‌های بسته‌بندی و فرآیند برای برآورده کردن نیازهای تراکم آتی اطمینان دارد. سرمایه گذاری مستمر کارخانه ریخته گری پیشرفت را در استفاده از قابلیت های نیمه هادی های نسل بعدی تضمین می کند. اما فیزیک در نهایت ضرب الاجل ها را تعیین می کند، مهم نیست که چقدر تهاجمی باشند.