بسته بندی 3 بعدی SoIC انباشته شده TSMC با پیشرفت سریع، چشم انداز بسیار متراکم 3 میکرومتر در سال 2027

بسته بندی 3 بعدی SoIC انباشته شده TSMC با پیشرفت سریع، چشم انداز بسیار متراکم 3 میکرومتر در سال 2027

فناوری‌های بسته‌بندی پیشرفته سیستم روی تراشه‌های یکپارچه (SoIC) TSMC به سرعت در حال تکامل هستند. در ارائه‌ای در سمپوزیوم فناوری اخیر این شرکت، TSMC نقشه راهی را ترسیم کرد که این فناوری را تا سال 2027 از یک زمین دست‌انداز فعلی 9 میکرومتر به سطح 3 میکرومتر تا سال 2027 می‌رساند و ترکیبی از قالب‌های A16 و N2 را در کنار هم قرار می‌دهد.

TSMC دارای تعدادی فناوری بسته بندی پیشرفته از جمله 2.5D CoWoS و 2.5D/3D InFO است. شاید جالب‌ترین (و پیچیده‌ترین) روش، فناوری سیستم روی تراشه‌های یکپارچه (SoIC) انباشته سه‌بعدی آنها باشد که اجرای پیوند ویفر هیبریدی توسط TSMC است. پیوند هیبریدی به دو دستگاه منطقی پیشرفته اجازه می دهد که مستقیماً روی هم قرار گیرند و امکان اتصال فوق متراکم (و فوق کوتاه) بین دو تراشه را فراهم می کند و در درجه اول برای قطعات با کارایی بالا هدف قرار می گیرد. در حال حاضر، SoIC-X (بدون ضربه) برای برنامه های منتخب، مانند فناوری 3D V-cache AMD برای CPUها و همچنین محصولات هوش مصنوعی سری Instinct MI300 استفاده می شود. و در حالی که پذیرش در حال رشد است، نسل فعلی فناوری به دلیل محدودیت‌های اندازه قالب و زمین‌های اتصال محدود شده است.

اما انتظار می‌رود این محدودیت‌ها به سرعت از بین بروند، اگر همه چیز طبق برنامه برای TSMC پیش رود. فناوری SoIC-X به سرعت پیشرفت می‌کند و تا سال 2027، امکان مونتاژ تراشه‌ای که یک دای بالایی به‌اندازه شبکیه ساخته شده روی A16 پیشرفته TSMC (کلاس 1.6 نانومتری) روی قالب پایینی تولید شده با استفاده از N2 TSMC ساخته شده است، وجود خواهد داشت. کلاس 2 نانومتری). این قالب‌ها، به نوبه خود، با استفاده از 3 میکرومتر باند pitche ssilicon vias (TSVs)، سه برابر چگالی اندازه گام 9 میکرومتر امروزی، متصل می‌شوند. چنین اتصالات کوچکی به طور کلی تعداد بسیار بیشتری از اتصالات را امکان پذیر می کند و تراکم پهنای باند (و در نتیجه عملکرد) تراشه مونتاژ شده را تا حد زیادی افزایش می دهد.









نقشه راه SoIC-X TSMC
داده ها توسط TSMC (تأمین شده توسط AnandTech)
2022 2023 2024 2025 2026 2027
بالا بمیر N7 N5 N4 N4 N2 A16
مرگ پایین N7 ≥N6 ≥N5 ≥N4 ≥N3 ≥N2
باند پیچ 9 میکرومتر 9 میکرومتر 6 میکرومتر 6 میکرومتر 4.5 میکرومتر 3 میکرومتر
اندازه* 0.1 رتیکول 0.4 رتیکول 0.8 رتیکول 1 شبكه 1 شبكه 1 شبكه

*TSMC اندازه مشبک را تقریباً 830 میلی متر در نظر می گیرد2.

تکنیک‌های پیوند هیبریدی بهبود یافته به مشتریان بزرگ HPC TSMC – AMD، Broadcom، Intel، NVIDIA و مانند آن‌ها اجازه می‌دهد تا طراحی‌های پردازنده‌های جداشده بزرگ و فوق متراکم را برای برنامه‌های کاربردی بسازند، جایی که فاصله بین قالب‌ها حیاتی است، همانطور که فضای کلی طبقه مورد استفاده در همین حال، برای برنامه‌هایی که فقط عملکرد مهم است، می‌توان چندین بسته SoIC-X را روی یک اینترپوزر CoWoS قرار داد تا عملکرد بهتری با مصرف انرژی کمتر داشته باشد.

TSMC علاوه بر توسعه فناوری بسته‌بندی بدون ضربه SoIC-X خود با هدف دستگاه‌هایی که به عملکرد فوق‌العاده نیاز دارند، فرآیند بسته‌بندی SoIC-P خود را نیز در آینده نزدیک راه‌اندازی خواهد کرد. SoIC-P برای برنامه‌های کاربردی ارزان‌تر با کارایی پایین‌تر طراحی شده است که همچنان به انباشته شدن 3 بعدی نیاز دارند، اما به عملکرد و پیچیدگی اضافی که با اتصالات TSV مس به مس بی‌دست‌آمده ارائه می‌شود، نیاز ندارند. این تکنیک بسته‌بندی طیف وسیع‌تری از شرکت‌ها را قادر می‌سازد تا از SoIC استفاده کنند، و در حالی که TSMC نمی‌تواند برای برنامه‌های مشتریان خود صحبت کند، نسخه ارزان‌تر این فناوری ممکن است آن را برای برنامه‌های مصرف‌کننده آگاهانه‌تر در دسترس قرار دهد.

طبق برنامه‌های فعلی TSMC، تا سال 2025، این شرکت فناوری SoIC-P رو در رو (F2B) را ارائه خواهد کرد که قادر به جفت کردن یک قالب N3 (کلاس 3 نانومتری) با اندازه 0.2 شبکیه با پایین N4 (کلاس 4 نانومتر) است. قالب، که با استفاده از میکروبرآمدگی های 25 میکرومتری (μbumps) متصل می شود. در سال 2027، TSMC فناوری SoIC-P چهره به چهره (F2F) را معرفی خواهد کرد که می تواند یک قالب N2 بالایی را روی یک قالب پایینی N3 با گام 16 میکرومتر قرار دهد.











نقشه راه SoIC-P TSMC
داده ها توسط TSMC (تأمین شده توسط AnandTech)
2025 2027
بالا بمیر N3 N2
مرگ پایین ≥N4 ≥N3
باند پیچ 25 میکرومتر 16 میکرومتر
اندازه* 0.2 رتیکول 0.4 رتیکول
جهت گیری مرگ رو به رو رو در رو
زمان صلاحیت Q4 2024 برای SoC موبایل Q2 2026 برای HPC

*TSMC اندازه مشبک را تقریباً 830 میلی متر در نظر می گیرد2

کارهای زیادی باید انجام شود تا SoIC محبوب‌تر و در دسترس‌تر در میان توسعه‌دهندگان تراشه باشد، از جمله ادامه بهبود رابط‌های دای به مرگ آنها. اما به نظر می رسد TSMC نسبت به پذیرش SoIC توسط صنعت بسیار خوش بین است و انتظار دارد حدود 30 طرح SoIC تا سال 2026 تا 2027 منتشر شود.

مرجع اخبار سخت افزار کامپیوترایران

تحریریه Techpowerup